IBM 推出了一種全新的晶片架構，能夠將近千億個電晶體整合到指甲大小的晶片上，其電晶體密度幾乎是該公司前一代晶片技術的兩倍。IBM 將這項技術描述為「全球首個次 1 奈米晶片技術」，專為 AI 資料中心設計，旨在提升晶片的運算效能和能源效率。
IBM Research 主任兼 IBM Fellow Jay Gambetta 在一場媒體簡報中表示：「這不僅僅是漸進式的進步，而是一個意義重大的飛躍。」他形容這項新晶片技術「預示著未來運算能力將大幅提升，同時不會相應增加能源消耗」。
值得深入探討「全球首個次 1 奈米晶片技術」的真正含義，因為由於各種物理限制，實際製造出電晶體和其他特徵小於 1 奈米且能可靠運作的晶片並不切實際。IBM 實際上是宣稱，其新的「nanostack」架構能夠提供理論上若能製造出物理特徵小於 1 奈米的晶片所預期的運算效能提升。
具體來說，IBM 將其新晶片技術描述為採用 0.7 奈米製程節點製造，並將其命名為 7 埃米（angstrom）製程節點，因為一奈米等於十埃米。
但請記住，這些製程節點數字與 IBM 晶片特徵的實際物理尺寸無關。1970 年代和 1980 年代開發的舊一代晶片，其物理特徵尺寸確實與製程節點名稱中的數字相符，例如 180 奈米製程節點的晶片。然而，這種情況已經數十年未見，對於採用 3 奈米或 2 奈米製程的最新一代晶片更是如此。
為了克服現代晶片設計師面臨的物理微縮限制，IBM 的新 nanostack 架構採用交錯式佈局垂直堆疊電晶體，以便在相同的晶片空間內容納更多電晶體。nanostack 架構是建立在該公司先前開發的奈米片電晶體基礎之上，奈米片電晶體為其於 2021 年推出的 2 奈米晶片製程節點鋪平了道路。
IBM nanostack 架構的基本單元由兩個堆疊並鍵合在一起的電晶體組成。每個電晶體包含三個奈米片，每個奈米片厚度為 5 奈米，相當於約 15 排矽原子。此外，每個奈米片之間約有 9 奈米的距離。
根據 IBM 發表的技術報告預測，nanostack 架構有望比 IBM 前一代 2 奈米製程節點晶片提供高達 50% 的運算效能提升，或 70% 的能源效率增益。該公司在日本京都舉行的 2025 年 IEEE VLSI 技術與電路研討會上，首次展示了其 nanostack 電晶體架構。
在 2026 年 VLSI 研討會上，IBM 研究人員也展示了 nanostack 架構如何為靜態隨機存取記憶體（SRAM）的微縮提供 40% 的改進。SRAM 支援快速但耗能的讀寫操作，這在許多 AI 應用中至關重要。
這項記憶體改進是透過晶片 SRAM 位元單元（由六個電晶體組成的記憶體儲存單元）的交錯通道設計實現的。這種設計將整體單元高度減少了 40%，使得在相同晶片空間內可以容納更多的 SRAM。
考量到近幾代晶片技術中 SRAM 微縮的進步幅度大幅下降，這對尋求支援 AI 工作負載的晶片設計師來說，無疑是個好消息。Gambetta 解釋說，例如在 3 奈米晶片世代和 2 奈米晶片世代之間，SRAM 微縮僅提升了幾個百分點。
Gambetta 表示：「這 40% 的成就最終將在 AI 工作流程中實現工業化，因為 AI 工作流程需要更高的頻寬和高效率。」
作為一家從事晶片技術研究的公司，IBM 並不生產最終用於 AI 資料中心或消費性裝置的商用晶片。相反地，IBM 曾與日本的 Rapidus 等半導體公司合作，大規模生產其基於奈米片架構的上一代 2 奈米製程節點晶片，或與韓國的三星（Samsung）合作將相關技術商業化。
其他公司也追隨了 IBM 的開創性工作，但並未直接合作。例如，台灣的台積電（TSMC）就獨立開發了奈米片電晶體，用於其專有的 2 奈米製程節點技術。
IBM 半導體全球研發副總裁兼 IBM Research 副總裁 Huiming Bu 在媒體簡報中表示：「奈米片已成為下一代電晶體微縮的基礎。」他補充說：「如今，奈米片已被所有領先的晶圓代工廠用於大多數 3 奈米晶片和所有 2 奈米晶片。」
IBM 拒絕透露可能合作將最新次 1 奈米製程節點技術商業化的具體公司。但 Bu 預計，採用最新 nanostack 架構的次 1 奈米製程商用晶片，最早可能在未來五年內開始生產，最有可能在十年內實現。
Bu 表示：「無論是 CPU 或 GPU，它都將取代奈米片，成為領先晶圓代工廠的當前主流。」他總結道：「十年內，這將成為我們發明並協助產業轉型的另一個主流技術。」
